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Der IO-Bereich
eines Chips

Die Abbildung rechts zeigt die Struktur und die verschiedenen Bereiche eines Chips (Die, englisch ausgesprochen "Dai") mit ihren wichtigsten “Bestandteilen”. Zur besseren Übersicht ist lediglich die vergrößerte obere linke Ecke dargestellt. Der Bereich zwischen zwei Ecken hat i.A. einen regelmäßigen Aufbau und fällt entsprechend der Chipgröße unterschiedlich lang aus. Je nach ASIC-Technologie hat der dargestellte Ausschnitt eine äquivalente Größe im Bereich einiger Quadratmillimeter. Der typische Abstand zwischen zwei Pads (Pad Pitch) liegt bei 50 um. Größere Pitches wie 80 um als auch kleinere (40 um) sind mittlerweile möglich. Die Elemente der Core-Logik sind deutlich kleiner als hier dargestellt.

Pads und IO-Slots
In einigem Abstand zu der Scribe Line (Bruchlinie des Dies) sind die Pads plaziert, auf denen die Bonddrähte durch hohen mechanischen Druck angeschweißt werden. Gegenüber den Strukturen der Core Area fallen diese recht groß aus, da sie während des Bonding-Prozesses mit relativ ““grober Mechanik” bearbeitet werden. Der große Abstand zur Scribe Line ist notwendig, damit die elektrischen Strukturen des Chips während des Brechvorgangs nicht beschädigt werden können.
Die IO-Pads sind entweder auf einer geraden Linie angeordnet (straight), oder sie befinden sich zur Erhöhung der IO-Dichte auf einer inneren und einer äußeren versetzten Linie (staggered) wie auf dem Bild rechts gezeigt.
Die Pads sind über kurze Metallverbindungen mit den IO-Buffern (gelbe Flächen) verbunden, die sich jeweils in einem IO-Slot - einem fest vorgegebenen möglichen Platz für einen Buffer - befinden. Diese IO-Slots bilden mit den vier Corner Cells eine quadratische bzw. eine rechteckige Abgrenzung um die innere Chipfläche, der so genannten Core Area.

IO-Buffer
Unter IO-Buffern versteht man Treiber, die ein Signal entweder nach außen (Output Buffer), nach innen (Input Buffer) oder in beide Richtungen (Input/Output Buffer bzw. bidirektionale Buffer) weiter geben. Die bidirektionalen Buffer können selbstverständlich entweder nur in die Ausgangs- oder in die Ausgangsrichtung geschaltet werden. Alle 3 verschiedenen Typen von IO-Buffern haben gegenüber der Logik in der Core Area eine relativ große Geometrie, da dieser Teil der Schaltung mit der Außenwelt des Chips und damit mit rauhen Bedingungen in Berührung kommt. Drei Gründe für diese verhältnismäßig großen Strukturen sind

• hohe Treiberfähigkeiten der Ausgangsbuffer in die Außenwelt
• integrierte Sicherungsschaltungen gegenüber energiereichen Störeinflüssen
  von außen bei Eingangs- als auch bei Ausgangsbuffern
• gegenüber der Core Area höhere Spannungsversorgungen

Während im Inneren des Chips die Signale mit Bruchteilen eines Mikroamperes (uA) geschaltet werden, müssen die Ausgangsbuffer abhängig vom gewählten Buffertyp relativ große Ströme liefern können. Typischerweise kann man sich aus mehreren Buffern eines Typs abgestuft in mehreren Bereichen von 2 mA bis 24 mA eine passende Treiberfähigkeit auswählen, die sich aus den Gegebenheiten der Applikation und/oder des Boards bzw. des Systems ergibt, in der der Chip eingesetzt werden soll.

Bei den Spannungen bestehen ähnliche Größenunterschiede. Während Chips je nach benutzter Technologie mit 5V, 3,3V, 2,5V, 1,8V, 1,5V, 1,2V, 1V und zukünftig noch niedrigerer Spannung betrieben werden, müssen die Buffer externe kurze Störspannungsspitzen aus elektrischen Entladungen (ESD Electro Static Discharge) von einigen 1000V ableiten können! Diese Entladungen können z.B. durch Berührungen von Menschen (HBM, Human Body Model) in der Produktions- oder Wartungsphase oder durch Produktionsmaschinen (MM Machine Model) während der Produktionsphase eines Systems entstehen. Abhängig von vorausgehenden Berührungen mit anderen Materialien und der vorhandenen Luftfeuchtigkeit beginnen menschliche Entladungen während der Handhabung des Chips erst ab ungefähr 3000V, wobei die meisten der Entladungen dieser Art überhaupt nicht spürbar sind!
Die benötigte Widerstandsfähigkeit gegenüber hohen und damit energiereichen Störspannungen von außen ergibt sich über großflächige Schutzdioden bei Ein- als auch bei Ausgangsbuffern, über die (kurzzeitig) eine hohe Spannung und ein relativ hoher Strom abgeführt werden können. Ohne diese Schutzschaltungen würde ein heutiger PC - ohne andere Maßnahmen ergriffen zu haben - beim Zusammenbau mit großer Wahrscheinlichkeit einen Schaden erleiden.

Neben den Standard CMOS-Buffern (Complementary Metal Oxide Semiconductor) beinhalten manche Technologien weitere spezielle Buffertypen wie z.B. PCI (Peripheral Component Interconnect), GTL (Gunning Transceiver Logic), LVDS (Low Voltage Differential Signal) und andere Buffer für spezielle Applikationen aus dem Bereichen CPU-Busse, Graphikkarten, Dateninterfaces und anderen, die sich in ihren physikalischen Eigenschaften wie Signaltyp (single-ended oder differentiell, s.u.), Signalspannung, -strom, Schaltgeschwindigkeit und Threshold (Ansprechschwelle bei Eingangsbuffern) voneinander unterscheiden.

Slew Rate Buffer
Zu den in der jeweiligen Technologie vorhandenen verschiedenen Ausgangsbuffern gibt es in der Regel jeweils einen Buffer mit vergleichbarer oder gleicher Treiberstärke, jedoch mit einer reduzierten Flankensteilheit (Slew Rate Buffer). Diese können immer dann eingesetzt werden, wenn die Geschwindigkeitsanforderungen des Ausgangssignals nicht sehr hoch sind und die Anstiegszeit der Signalflanke gegenüber der Periodendauer vernachlässigt werden kann.
Diese Buffer haben ein wesentlich günstigeres Verhalten in Bezug auf die Spannungsversorgung des ASICs, da die Signalwechsel und damit die verbundenen Umladungsströme hin zum PCB auf einen größeren Zeitraum verteilt und somit hohe Stromspitzen und damit z.B. Ground Bounce (Potentialverlagerung des GNDs aufgrund von schnellen Stromschwankungen durch die Gehäuseinduktivitäten) vermieden werden.

Differentielle Buffer
Die überwiegende Mehrheit der in einer Technologie vorhandenen IO-Buffer haben einen einzigen Signaleingang bzw. einen einzigen Signalausgang. Differentielle Buffer besitzen gegenüber diesen einfachen so genannten single-ended Buffern nach außen zwei Eingangs- (bei einem Input Buffer) bzw. zwei Ausgangs-Pins (bei einem Output Buffer). Dementsprechend werden auch zwei IO-Slots, zwei Pads und natürlich auch zwei Package Pins benötigt. Nach innen zum Chip hin haben diese Buffer wie alle anderen für die Daten auch nur einen Ausgang bzw. Eingang, der den logischen Datenzustand ‘0’ oder ‘1’ zwischen der Logik der Core Area und den Buffern transportiert.
Differentielle Signale arbeiten gegenläufig, d.h. wenn das eine Signal 'High' ist, ist das andere Low' und umgekehrt. Dadurch ist der Signalhub differentieller Buffer größer und damit störunempfindlicher als bei den single-ended Buffern. Weiterhin treten äußere Störeinflüsse allgemein auf beiden auf dem Board eng zusammen geführten differentiellen Signalen auf und können sich so kompensieren (z.B. bei einer Spannungsinduktion durch ein sich änderndes elektromagnetischen Feldes). Mit diesem Vorteil gegenüber single-ended Signalen können außerhalb des Chips in einem System/auf einem Board größere Entfernungen überbrückt und/oder hohe Datenraten übertragen werden.

IO-Count und Flip-Chip
Die bisherige Übersicht dieser Seite ist auf eine Verbindungstechnologie zwischen Chip und Package eingegangen, bei der die Anschlüsse ähnlich wie die Pins der QFP-Gehäuse an den vier Gehäusekanten angeordnet sind (s. Bild oben). Steigt die Anzahl der benötigten Signale eines ASIC-Designs, so steigt bei QFP-Gehäusen u.U. der Umfang des Chips über ein kommerziell unverträgliches Maß an, da die eingeschlossene Fläche der Core Area nicht ausreichend gut genutzt werden kann - zu viel Fläche für ein kleines Design. Eine Verkleinerung des Abstandes zwischen zwei Pads ist zwar rein theoretisch möglich, enthält aber ein Anzahl mechanischer Nachteile (falls technisch überhaupt möglich) und damit verbunden auch höhere Kosten pro produziertem ASIC. Ein wesentlicher Nachteil sind die nötigen feineren Leitungsstrukturen auf dem Board, auf dem der Chip aufgelötet wird.

Abhilfe bei einem hohen Pin Count schafft die schon bei den Gehäusen beschriebene flächige Anordnung der Balls bei den BGA Packages. Das gleiche Prinzip wird inzwischen - wie schon angedeutet - auch bei den Pads auf der Chipebene im Gehäuse angewendet, wo ASIC-Designs bezogen auf die nötige Chipfläche einen sehr hohen Pin Count haben. In neueren Technologien gibt es in der ASIC Library Pad-Elemente, die neben den an den vier Rändern angeordneten IO-Slots zusätzlich in die Core Area plaziert werden können und so bei gleichem Chipumfang eine deutlich höhere Anzahl von Pads zu Verfügung stellen können. Voraussetzung für derartige Strukturen, die mit Area-IO bezeichnet werden, ist eine oberste Metallage, die die Pad-Flächen über den IO-Buffern bereitstellt. Da diese Pads nicht mehr über eine Bonding-Technik mit dem Gehäuse verbunden werden können (zu lange Drähte), wird der Chip quasi mit seinem Gesicht nach unten über winzige Lotkugeln auf seinen Pads in das Package integriert. Daher stammt der Name dieser Verbindungstechnologie: Flip-Chip.

Pad Pitch und IO-Pitch
Pad Pitch und IO Pitch - also der Abstand zweier Pads bzw. zweier IO-Buffer - können auf einem Chip unterschiedlich groß sein. Welche Kombination für einen Chip gewählt wird, hängt z.B. von dem gewählten Package und der Anzahl der IOs ab. Im folgenden kann jedoch der Einfachheit halber ohne Einschränkung der Allgemeinheit vom gleichen Pitch bei Pads und IOs ausgegangen werden.
Gängige Abstände zwischen den Mittelachsen zweier IO-Buffer (IO Pitch) sind 80 μm, 60 μm und 50 μm. Ein 40 μm IO- Pitch wird in den neueren Technologien inzwischen mehr und mehr notwendig, da kleinere Logikstrukturen mit einer geringeren Core Area und damit geringerem Umfang auskommen müssen. Somit sind bei z.B. 50 μm IO Pitch für manche ASIC-Designs entlang des Umfangs zu wenig IO-Slots vorhanden, sodaß hier auf einen größeren Chip eine mit einer passenden Anzahl von IO-Slots ausgewichen werden müßte. Die Fläche der Core Area könnte unter diesen Bedingungen jedoch nicht effektiv ausgenutzt werden (geringe Utilization) und der Preis des Chips fällt gegenüber einer flächenoptimalen Lösung deutlich höher aus.

Ein Chip mit einer Kantenlänge von ungefähr 10 mm bietet abhängig von der gewählten Technologie und dem Buffertyp bei einem IO Pitch von 50 μm in etwa 180 IO-Slots (Pads) pro Kante, während bei einem IO Pitch von 40 μm und gleicher Größe der Core Area etwa 220 Pads angeordnet werden können. Neben diesem einfachen Vergleich der Anzahl von IO-Slots können bestimmte Buffertypen in Höhe und/oder Breite gegenüber einem IO-Slot variieren und somit die Anzahl der plazierbaren Buffer verringern.

Pad-limited & Area-limited Design
Grundsätzlich braucht die Anzahl der Pads eines Dies nicht mit der Anzahl der Signale des ASIC-Designs übereinstimmen. Das Ziel bei der ASIC-Entwicklung ist zwar eine Chipgröße zu nutzen, bei der sich die Anzahl der plazierbaren Die-Pads mit den benötigten Signalen inclusive der erforderlichen Spannungsversorgungs-Pads des ASIC-Designs deckt und so eine optimale Flächenausnutzung möglichst ist. Dieses ideale Verhältnis trifft jedoch nur in Ausnahmesituationen zu. Dazu gibt es grundsätzlich zwei gegensätzliche Situationen:

• Pad-limited Design
  Das ASIC-Design benötigt mehr Pads als eine optimal genutzte Core Area Fläche an ihren Rändern zu Verfügung stellen würde. Die Konsequenz hieraus ist, daß die Anzahl der benötigten Pads der ausschlaggebende Parameter ist und damit eine größere Chipgröße bestimmt. Der Ausnutzungsgrad der zu großen Core Area ist in dieser Situation je nach Ausprägung ungünstig bis sehr schlecht und ist aufgrund eines höheren Chippreises extrem unerwünscht.
• Area-limited Design
  Diese Situation liegt vor, wenn das ASIC-Design bezogen auf die Anzahl der vorhandenen Signale relativ groß ist (hoher Gate Count) und mehr IO-Slots auf dem Die vorhanden sind als benötigt. Unter diesen Bedingungen bestimmt ausschließlich die Designgröße und der erzielbare Flächennutzungsgrad der Core Area (Utilization, gemessen in Prozent) die Größe des Chips. Die nicht benutzten IO-Slots stellen eine mehr oder weniger große ungenutzte Chipfläche dar, die mit in die Preisberechnung des ASICs mit einfließt.

Corner Cells
An den vier Ecken des Chips, an denen jeweils zwei Reihen von IO-Slots zusammenlaufen, befinden sich vier der sogenannten Corner Cells. Diese Flächen können aus verschiedenen geometrischen Gründen sowohl von der funktionalen Logik des ASIC-Designs als auch von den IO-Slots nicht benutzt werden. Daher bietet es sich an, in diesen freien Flächen bestimmte Testlogik unterzubringen, mit denen man Prozeßparameter der späteren Chipproduktion überwachen und z.T. steuern kann. Dazu sind die Corner Cells entlang der Chipkanten elektrisch miteinander verbunden und ermöglichen z.B. über Laufzeit- und Widerstandsmessungen von Transistoren und Leitungen bestimmte Rückschlüsse auf den Produktionsprozeß.

Der Zugriff auf die Teststrukturen in den Corner Cells kann über einige Test Buffer realisiert werden, die sich in IO-Slots in unmittelbarer Nähe der Corner Cells befinden. Diese benutzt man nur während des Wafer Tests und werden daher beim späteren Packaging - dem Einbau des Chips in sein Gehäuse - nicht mit einem Gehäuse-Pin bzw. -Ball verbunden.

Weiter zum Aufbau der Spannungsversorgung eines Chips

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